您现在的位置: 中国铁道科学研究院刊物出版近期目录与摘要铁路计算机应用2011年05 期正文
2012年01期
2011年12期
2011年11 期
2011年10 期
2011年09 期
2011年08 期
2011年07 期
2011年06 期
2011年05 期
2011年04 期
2011年03 期
2011年02 期
2011年01 期
2010年12 期
2010年11 期
2010年10 期
2010年09 期
2010年08 期
2010年07 期
2010年06 期
2010年05 期
2010年04 期
2010年03 期
2010年02 期
2010年01 期
2009年12 期
2009年11 期
2009年09 期
2009年08 期
2009年07 期
2009年06 期
2009年05 期
2009年04 期
2009年03 期
2009年02 期
2009年01 期
2008年12 期
2008年11 期
2008年10 期
2008年09 期
2008年08 期
2008年07 期
2008年06 期
2008年05 期
2008年04 期
2008年03 期
2008年02 期
2008年01 期
2007年12 期
2007年11 期
2007年10 期
2007年09 期
2007年08 期
2007年07 期
2007年06 期
2007年05 期
2007年04 期
2007年03 期
2007年02 期
2007年01 期
2006年增刊 期
2006年12 期
2006年11 期
2006年10 期
2006年09 期
2006年08 期
2006年07 期
2006年06 期
2006年05 期
2006年04 期
2006年03 期
2006年02 期
2006年01 期
2004年03 期
2004年02 期
2004年01 期
2003年12 期
2003年11 期
2003年10 期
2003年09 期
2003年08 期
2003年07 期
2003年06 期
2003年05 期
2003年04 期
2003年03 期
2003年02 期
2003年01 期
2002年12 期
2002年11 期
2002年10 期
 
 
 
2011年05 期
标题
FPGA设计中跨时钟域同步方法的研究(20 卷)
英文标题
Research on synchronization of asynchronous clock in FPGA design
摘要
跨时钟域的同步问题是现场可编程门阵列（FPGA）设计中的一个难点，本文分析跨时钟域所带来的亚稳态，提出FPGA设计中跨时钟域的同步方法，重点介绍利用异步FIFO实现跨时钟域的同步方法，并用Verilog HDL硬件描述语言设计该方案，验证该方法的正确性。
作者
新闻作者:唐辉艳1，李绍胜2
关键字
关键词:FPGA 跨时钟域 同步 亚稳态 
COPYRIGHT©2001-2025 CHINA ACADEMY OF RAILWAY SCIENCES CORPORATION LIMITED，ALL RIGHTS RESERVED
乐动平台官网 版权所有
京ICP备05020493号
星空体育·(中国)官方网站 | mk体育（中国）官方网站 | 开云体云APP官网入口 | 安博官网 | 安博平台 | 安博手机网页版登录入口 | 开云在线登录 | 安博在线 | 开云线上平台（集团）官方网站 |